虽然这门课虽然东西很多很复杂，考点横跨现代电路设计概念、verilog编程、状态机设计、EDA工具和仿真工具操作以及器件原理芯片设计到实践的流程，但是千万不要被吓到，因为主要考点略过了很多很难以记忆的地方。考卷试题设计的偏向于考察Verilog和基础概念知识，其中最需要认真学习的是Verilog。在考卷里，约有40分是直接与Verilog编程技术直接相关，占据整个考试的大头，所以学好Verilog，就能考好这门课。
我的成绩如何学习很多人和我一样，并不是很擅长学习，对记忆知识和理解新事物感到很棘手。但是现在完全不用担心，自考并不是那么难，不需要那么系统的知识和完全记忆，只需要先快速的浏览书中每一个知识点，然后打开历年真题一道一道查过来就能做出大部分题目，再简单的总结出题人的套路和方法，就能完美战胜这门课。
题型一、选择题 （每小题1分）
选择题都很简单就是分值太少，看一遍书基本上就能全部搞懂，主要的难点在Verilog题。Verilog之外，考察内容主要集中在第一、四、六章的基础概念，如：IP核的分类、特点、使用，FPGA与CPLD的区别、特点，偶尔也会出现EDA的基础操作，但是这个考点占比很低。
1、其中FPGA考点可能会考察对于FPGA型号的辨识，因为过于细节，专门记一下：
FPGA名称题XC4VLX 为型号 60 是门数 -10是速度等级 ffg是封装类型 668是引脚数 C是工作条件(C是商业用，I是工业用)
2、verilog选择题一般占1到2题，有几种题型，逻辑运算，数据拼接，数据类型，标识符命名合法性，关键字功能。verilog选择题主要考察的是对verilog的基础使用，稍微摸一下verilog就能很清楚这些题目在考什么。
标识符命名合法性。这种题非常简单，主要注意标识符可以由任意字母、数字、$和_组合，但是标识符的第一个字符必须是字母或下划线，不能以数字或$开始。
标识符合法性例题例如这道题，ACD中都没有非法字符且开头是字母，而B以数字开头，所以它不合法。
逻辑运算。这种题非常简单，除了加减乘除取余和三目运算符，只要把相同的位数运算就行了。这种题目中经常性会带着读代码的部分，但是代码也非常简单，比如：
逻辑运算例题1从图中代码可以知道，这道题是与计算。所以可以把a的10与上b的11，得出10，所以选C。
逻辑运算例题2这道题是三目运算符，三目运算符的？前是条件判断，如果条件为真就选择？后的数值，如果为假就选择：后的值。题中条件为A>B，A为1101，B为1010，A>B为真，所以C等于A，所以这道题选D。
其他计算也需要注意，因为verilog有多种计算符号，具体可以在runoob上看到https://www.runoob.com/w3cnote/verilog-expression.html ，但是曾经的考卷中只出现过按位运算符。
关键字功能。这种题目我决定整理一个图出来，按照06169的出题逻辑，放到另一篇文章里。
二、名词解释（每小题2分）
把英文缩写写成中文翻译，来回就这么几个，在书本第一章里可以见到所有考过的缩写，所以需要认真阅读书本第一章。
曾经考过的：
CLB 可配置逻辑块
EDO 数字设计最优化
EDA 电子设计自动化
PLD 可编程逻辑器件
ASIC 专用集成电路
FPGA 现场可编程门阵列
CPLD 复杂可编程逻辑器件
HDL 硬件描述语言
ICR 在系统下载
LUT 查找表
RTL 寄存器传输级
SOC 片上系统
SOPC 片上可编程系统
IP CORE 知识产权芯核
一些记忆方式：
带有SI。S是指Scale 规模，I是指Integration 集成，如VLSI（超大规模集成电路Very Large Scale Integration Circuit ）SI前面的字母代表是他的大小，其他的包括SSI（小规模集成电路）MSI（中规模集成电路）LSI（大规模集成电路）GSI（巨大规模集成电路）都可以用这种方法记住。
ASIC相关。简单低密度PLD里的还没在历年真题中出现过，但是记一记总是好的，而且很好记忆。PAL的AL指Array Logic 阵列逻辑，P指Programmable 可编程的，下图中所有字母［P］的都是指可编程的，可以简单的记住。EPROM的E是Erasable 可擦除的E²是EE即Electrically Erasable 电 可擦除。
ASIC相关
还有一些可能出现的。国际计算机辅助设计框架结构组织 CFI，互联网可重构逻辑 IRL，边界扫描测试 BST，联合测试小组 JTAG，基于平台的设计 PBD，基于块的设计 BBD，电子系统级 ESL，边界扫描测试 BST。
三、判断改错题（每小题4分）
四、简答题（每小题5分）
第三和第四题历年真题中没有重复的题或类似的题型，但是出题范围比较固定，基本上集中在FPGA和CLPD特性、硬核软核特点还有ISE使用和Modelsim仿真步骤，记住这些就能考过了。
五、程序分析题（每小题10分）
这个题目有多种题型，直接读代码写答案和改错的应该不太难，难点有读代码画电路原理图，例如：
画电路原理图题电路原理图答案
如题所示，有两个寄存器a和b，always使用clk上升沿驱动，只需要给每个寄存器一个D触发器，再接入clk就行了，最后的信号再过一个与门达到yout。主要记住reg会综合出D触发器。
同理，注意给每个reg画上D触发器，其他只需要走对就行了。这个图是用vivado的RTL ANALYSIS功能做出来的，如果需要检查自己做的对不对，可以下个vivado，免费。
顺便补一张我收藏的数电符号图，做的很美观。可以看看，方便记忆并在考试中画对。
这种题目，主要是看always中赋值转了多少圈，每次always结束才能全部赋值一次，所以这题中data_in赋值给data_temp1耗费一个时钟，data_temp1赋值给data_temp2有花了一个时钟，最后在第三个时钟到来的时候才把第一个时钟接收到的数据赋值给data_out，所以data_out比data_的数据延迟三个时钟且是对其clk的。
六、编程题（每小题8~19分）
常出现的有加法计数器、二分频模块、7人投票表决器、3位2进制编码电路、数值比较器、多路选择器、可切换模式的加减模块、七段LED数码管操作、根据状态机写出verilog、根据原理图写出verilog。接下来我简单展示一下历年真题和解法思路。
接下来我将用历年真题对此类题目进行答题技巧介绍：
2013年1月
2013年1月 投票表决器这道题要求设计的是一个投票表决器，表决器非常简单，只需要把投票的人加进一个一个变量，最后比较一下就行了。
表决器代码类似的题目只需要修改in的位数和num位宽以及第六行num加上的in就行了。
阅读理解写代码 加法计数器
加法计数器几乎没有难点，注意时钟，cq的19是指第20个时钟，不是19时钟。
2013年4月
加减法器题目比较简单，进位借位信号可以直接这样{CQ,Cout}写在前面，实际编译的话编译器会自动把电路做出来。
状态机只用写一段式就好了，考试估计写不下三段式二段式，rst判定后的else直接case开始根据现模式来选择状态转移逻辑。状态机的主要难点是理解这玩意到底是干啥的。
如果有根据代码反向推导出状态转移图的题目，可以先查看代码中